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                時鐘質量檢視與分析工具

                Empyrean ClockExplorer

                       隨著集成電路快速發展到先進工藝,SoC設計的規模和復雜性都迅速增加。時鐘網絡的質量對整個設計的性能影響也越來越大。時鐘設計方面的問題會導致項目的延遲、設計的修改,甚至芯片量產的失敗。因此,我們必須在設計過程中盡可能早地考慮時鐘設計的潛在風險。
                       對于前端和中端工程師,在簽署RTL代碼sdc文件之前,需要避免對時鐘綜合不友好的時鐘結構和不適當的時鐘約束;對于后端工程師,為了減少CTS設計周期,需要通過檢查時鐘網絡的物理分布和分析時鐘結構來優化CTS策略,在下一輪迭代之前,進行時鐘綜合結果瓶頸分析和修改。所有這一切都需要設計者大量的努力和多年的經驗積累。
                       Empyrean ClockExplorer
                ®提供了一站式時鐘分析和質量檢查平臺,解決不同設計階段的時鐘設計難點,可以有效縮短時鐘設計周期,取得更好的時鐘綜合結果。它的時鐘結構圖形展示功能,幫助用戶清晰掌握時鐘的結構與相互關系,制定更好的CTS策略?;谝巹t檢查的時鐘質量檢視系統集成了豐富的時鐘檢查條目,可以幫助用戶對時鐘設計質量進行評估和把控,快速找到瓶頸問題,提高設計質量。
                       Empyrean ClockExplorer
                ®的時鐘結構示意圖為用戶提供了清晰、簡潔的時鐘結構展示方法,基于規則的時鐘質量檢視系統可以有效評估各階段的時鐘設計質量,獲得了用戶的廣泛認可。

                 

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